SHF:Small: Automatic Generation of Hardware Threads on Programmable Fabrics
SHF:Small:在可编程结构上自动生成硬件线程
基本信息
- 批准号:1219180
- 负责人:
- 金额:$ 40万
- 依托单位:
- 依托单位国家:美国
- 项目类别:Standard Grant
- 财政年份:2012
- 资助国家:美国
- 起止时间:2012-08-01 至 2017-07-31
- 项目状态:已结题
- 来源:
- 关键词:
项目摘要
The gap between the speed of processors and that of memory has been widening for decades and will continue to widen with current technology forecasts. This major obstacle to high-performance computing is traditional overcome using techniques that exploit data locality in memory, such as cache memories. However, a very important class of applications commonly referred to as irregular applications, do not exhibit any locality. Examples of such applications include: (1) sparse linear algebra, widely used in science, engineering, medicine, finances, economic modeling etc; and (2) graph algorithms, used in the modeling and analysis of large data such as social networks and the ab-initio construction of genomes from sequenced material etc. Hardware supported multithreaded execution has been shown to mask the latency to memory, and hence can boost the effective parallelism, by suspending a thread waiting for the result of a memory operation and resuming it when the results are available. By doing so the utilization of the computational units is raised to near 100% resulting in a tremendous speedup of the computation.This research aims at generating customized hardware for multithreaded execution on configurable devices such as FPGAs. FPGAs (Field Programmable Gate Arrays) are integrated circuits on which arbitrary digital hardware circuits can be configured and reconfigured under software control. Toward this goal, CHAT (Customized Hardware Accelerated Threads) is being developed as a tool that generates a custom multithreaded FPGA processor design tailored for a particular application, based on the C programming language specification of the application. Preliminary results show a potential speedup greater than 10x over traditional memory hierarchy approaches for some irregular applications. The technical deliverables of this project will be: (1) an open-source distributed version of CHAT implemented on high-performance machines with FPGA accelerators; and (2) a detailed analysis of the performance benefits of various compile-time optimizations on various applications.
处理器和内存之间的速度差距已经扩大了几十年,并将继续扩大目前的技术预测。这个高性能计算的主要障碍是利用内存中的数据局部性(例如缓存内存)的传统技术来克服的。然而,一类非常重要的应用程序通常被称为不规则应用程序,不显示任何局部性。这类应用包括:(1)稀疏线性代数,广泛应用于科学、工程、医学、金融、经济建模等领域;(2)图算法,用于社交网络等大数据的建模和分析,以及从测序材料中从头开始构建基因组等。支持多线程执行的硬件已经被证明可以掩盖对内存的延迟,因此可以通过暂停线程等待内存操作的结果并在结果可用时恢复它来提高有效的并行性。通过这样做,计算单元的利用率提高到接近100%,从而大大提高了计算速度。本研究旨在为可配置设备(如fpga)上的多线程执行生成定制硬件。fpga(现场可编程门阵列)是一种集成电路,在其上可以在软件控制下配置和重新配置任意数字硬件电路。为了实现这一目标,CHAT(定制硬件加速线程)正在被开发为一种工具,它可以根据应用程序的C编程语言规范,为特定应用程序生成定制的多线程FPGA处理器设计。初步结果表明,对于一些不规则应用程序,这种方法的潜在加速速度比传统的内存层次方法提高了10倍以上。该项目的技术成果将是:(1)在带有FPGA加速器的高性能机器上实现的开源分布式CHAT版本;(2)详细分析了各种编译时优化在各种应用程序上的性能优势。
项目成果
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专著数量(0)
科研奖励数量(0)
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专利数量(0)
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