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III-V/2D heterojunction tunneling transistor

III-V/2D 异质结隧道晶体管

基本信息

批准号：
18K04279
负责人：
金澤徹
金额：
$ 2.75万
依托单位：
Tokyo Institute of Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research (C)
财政年份：
2018
资助国家：
日本
起止时间：
2018-04-01 至 2019-03-31
项目状态：
已结题

项目摘要

目標とするIII-V族/二次元型素子の性能を評価する上での基準となるデバイス性能について知見を得ることを目的として、従来の二次元材料系vdWヘテロ接合バックゲートFETに関して特性の改善に取り組んだ。シリコン酸化膜上に形成したNiバックゲート電極をHfO2ゲート絶縁膜で埋め込むことで、ゲートリーク電流の主要な原因となっていたソース/ドレイン電極とゲート電極とのオーバーラップ面積を従来の3%程度まで削減し、その抑制に取り組んだ。この結果、従来素子と比較したゲート絶縁膜の薄層化が可能となり、絶縁膜容量の向上に伴ってサブスレッショルドスロープは過去作製したデバイスとの比較で半分以下となる300 mV/decまで減少した。一方で目標とする60 mV/dec以下までは未だ大きな差があり、本課題にて提案したIII-V族化合物半導体ソースによる高精度なドーピング濃度制御の必要性といった課題がより明確となったといえる。提案構造を実現する上で課題となる二硫化ハフニウムをチャネル上へのトップゲート絶縁膜の形成へ向けて金属イットリウムの自然酸化と原子層堆積法を組み合わせた絶縁膜形成を試み、二硫化ハフニウム上でも十分な耐圧を有する絶縁膜が形成可能であることを確認した。III-V族化合物半導体メサ構造上への水素シルセスキオキサンのスピンコート/エッチバックの条件について調査を行い、メサ間隔が広い状況においてはIII-V族ソース領域を酸化膜素子分離層の間に数十nm以下の段差で形成可能であることを確認した。

Objective: To evaluate the performance of III-V group/quadratic element, and to improve the performance of VdW junction FET. The main reason for the formation of Ni-based electrode on HfO2-based insulating film is that the area of Ni-based electrode on HfO2-based insulating film is reduced by 3%. As a result, the film thickness can be reduced by 300 mV/dec compared with the previous operation. The objective of this study is to determine the necessity of high-precision concentration control for III-V compound semiconductors with a voltage below 60 mV/dec. The structure of the proposal is based on the following problems: the formation of insulating film, the formation of metal oxide, the formation of natural acidification and the formation of insulating film. Group III-V compound semiconductor structure on the water element structure of the first phase of the study, the separation of the first phase of the state, the second phase of the III-V compound semiconductor structure on the separation of the second phase of the third phase