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知識再利用に適した回路設計データベースの構築

适合知识重用的电路设计数据库的构建

基本信息

批准号：
03J50561
负责人：
田中克典
金额：
$ 1.09万
依托单位：
Kyoto University
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2003
资助国家：
日本
起止时间：
2003 至 2004
项目状态：
已结题

项目摘要

本年度は、回路設計データベース構築のため、データ再利用時に実装技術に適合させるための論理最適化技術に関する研究を行い、次の成果を得た。1)拡張許容関数集合(SSPF)に基づく回路最適化手法。2)スイッチ型回路向けトランスダクション法。3)LUT型FPGA回路のためのSPFDに基づく再配線手法の改良と研究発表を中心に研究を行った。論理最適化手法であるトランスダクション法で用いられる許容関数集合の概念を発展させたSSPFの概念を提案した。従来の許容関数集合としてMSPFとCSPFがあり、前者は簡単化能力の点で、後者は計算時間の点で長所を持つ。SSPFはこれらの長所を両立させる手法であり、実験により比較的短い計算時間で強力な簡単化能力を実現できることが示された。本年度は、本手法に関する論文を学術雑誌へ投稿し、採録された。本研究では、回路の最も基本的な素子であり双方向に信号伝播を行うことのできるスイッチ型素子による論理回路の簡単化手法を開発した。双方向性を用いて少数の素子に論理関数実現への多くの役割を担わせることで、少数の素子で複雑な論理関数を実現する回路を設計できる。本年度は、スイッチ型回路論理設計手法に関する特許出願を行った。トランスダクション法の発展手法としてLUT型FPGA回路に特化したSPFDとそれを用いた結線削除や置換手法が提案されてきたが、本研究では結線追加により大きな部分回路を冗長化する手法を提案した。本年度はさらに、回路遅延に影響の大きい部分回路を特定し、それを変形目標と定めることにより、大きな遅延削減効果のある変形手法を提案した。本手法に関して、国際会議での発表を行い、学術雑誌に投稿した論文が掲載予定である。本研究で提案した手法により、様々な種類の論理回路データを柔軟に再利用することが可能となった。

This year, the research on the design, construction and reuse of circuits, equipment technology and logic optimization technology has been carried out and the results have been obtained. 1) Optimization method of basic loop based on the set of allowable tolerances (SSPF). 2) The method of the loop direction of the model. 3) Research on the improvement of SPFD based on LUT type FPGA circuit and its rewiring method. The concept of SSPF is developed by using the logic optimization method. The set of allowable relations between MSPF and CSPF is the point of simplification ability, while the latter is the point of calculation time. SSPF has a long way to go in terms of computing time and simplicity. This year's papers related to this method are submitted and collected. In this paper, the most basic elements of the loop are introduced, which are bi-directional signal transmission, bi-directional signal transmission and bi-directional signal transmission. Bidirectionality is used in the design of circuits for realizing logic relations of a few elements and realizing logic relations of a few elements. This year, the design method of special loop logic is related to the implementation of special permission. The development method of LUT FPGA circuit is proposed by SPFD and substitution method of node deletion. In this study, the method of node addition is proposed. This year, the impact of the loop delay is large, and the purpose of the loop delay is small. This method is related to international conferences, presentations, academic journals, contributions, and publications. This study proposes a new approach to the problem of soft reuse of logic circuits.