Analog circuits with time varying parameters caused by device aging and gate currents: modelling of impact on circuit behaviour; assessment and development of countermeasures.

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In der analogen Schaltungstechnik gibt es eine Fülle von erprobten Maßnahmen, um Variationen wie Offset, Temperatur- und Spannungsschwankungen zu begegnen. In neuen CMOS-Technologien tauchen jedoch aufgrund der fortschreitenden Skalierung neue Effekte auf, die zeitabhängige Parameterdriften mit sehr unterschiedlichen Zeitkonstanten und statistischen Variationen verursachen. So hat die durch Spannungs- und Temperatur-Stress (Bias Temperature Stress BTS) verursachte Einsatzspannungsdrift einen quasi-statischen Anteil mit Zeitkonstanten von Tagen oder Monaten und einen relaxierenden Anteil mit Änderungen im Mikrosekunden- bis Sekundenbereich. Gate-Ströme bewirken eine zeitliche Veränderung von Gate-Ladungen und stellen besonders für ladungsspeichernde Knoten in Schalter-Kondensator-Schaltungen ein Problem dar. Im Gegensatz zur üblichen numerischen Simulation wollen wir formale Modelle für den Einfluss dieser Effekte auf Analogschaltungen entwickeln, um ihre kombinierten Auswirkungen zu untersuchen. Daraus wollen wir Methoden und Teststrukturen für ihre Charakterisierung ableiten sowie Gegenmaßnahmen wie Kalibierung, Kompensation und Fehlerkorrektur bewerten und neue Maßnahmen entwickeln. In einem mit besonderem Risiko behafteten Teil des Projekts wollen wir die Möglichkeit untersuchen, durch absichtlichen Stress Schaltungseigenschaften z.B. zur Offset-Korrektur zu verändern oder Schaltungen vor Inbetriebnahme künstlich zu altern.