Research on Test Methods for Power Distribution on Three-Dimensional Integrated Circuits

三维集成电路功率分布测试方法研究

基本信息

批准号：
19K11883
负责人：
蜂屋孝太郎
金额：
$ 2.75万
依托单位：
Teikyo Heisei University
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research (C)
财政年份：
2019
资助国家：
日本
起止时间：
2019-04-01 至 2024-03-31
项目状态：
已结题

项目摘要

2つの半導体チップを積層する3次元集積回路(3D-IC)に電源を供給する電源TSV（シリコン貫通ビア）のテストにおいて、抵抗測定を行う箇所を探索するアルゴリズムについての研究を実施した。昨年度考案した「山登り法(Hill-Climbing)」と「近傍しらみつぶし法(Exhaustive Neighborhood Search)」について、より広範な追加実験を行いアルゴリズムの堅牢性を確認した。これらのアルゴリズムと実験結果について国内学会1件、および国際学会1件の発表を行った。これらのアルゴリズムのさらなる高速化を行うため、測定箇所周辺のTSV配置パターンと、2点の測定箇所の間の距離が同じ場合には診断性能が同一であるとみなして回路シミュレーションの実行を省略して高速化する手法を考案した。実験結果では、従来手法である「しらみつぶし法」に本手法を適用するとシミュレーション回数を約30%削減できることが分かった。また、山登り法と近傍しらみつぶし法に適用すると約60%削減できることが分かった。本手法を組み合わせない従来手法と比べると、山登り法では28.1倍、近傍しらみつぶし法では24.6倍の高速化を得ることができた。本手法について国際学会1件の発表を行った。以上の高速化手法は全て、テストのための抵抗測定において製造ばらつきをキャンセルする手法（ばらつきキャンセル法）を適用しない場合についての測定箇所探索アルゴリズムである。ばらつきキャンセル法を適用した場合には、1つのTSVをテストするために異なる2箇所の抵抗測定を行う必要がある。2度目の測定では、1度目に測定した抵抗の製造ばらつきと同じようにばらつく測定箇所を探す必要がある。このような抵抗ばらつきの相関関係を機械学習により事前に学習しておくことにより、２度目の測定箇所の候補を絞って探索する手法を考案した。

在测试为堆叠两个半导体芯片的3D集成电路（3D-IC）提供电源的电源TSV（硅渗透）时，我们对算法进行了研究，该算法搜索了要执行电阻测量的位置。我们在去年设计的“爬山”和“详尽的邻里搜索”上进行了广泛的实验，以确认算法的鲁棒性。这些算法和实验结果在一次国内会议和一次国际会议上提出。为了进一步加快这些算法的加快，我们设计了一种方法，该方法允许省略电路模拟，以通过省略电路模拟的执行，当时测量位置周围的TSV排列模式以及两个测量位置之间的距离是相同的。实验结果表明，将此方法应用于常规方法“刮擦方法”，可以将模拟数量减少约30％。还发现，应用登山方法，附近的擦洗方法可以将数量减少约60％。与未结合此方法的常规方法相比，登山方法的速度快28.1倍，而邻里粉碎方法的速度速度快24.6倍。该方法是在一次国际会议上提出的。当取消制造变化的方法（变化取消方法）时，所有上述加速技术都是测量点搜索算法，在测试的电阻测量中不应用。当采用变异取消方法时，必须执行两种不同的电阻测量来测试一个TSV。在第二个测量中，有必要找到与第一次测量电阻的制造变化相同的测量位置。通过使用机器学习提前学习电阻变化之间的相关性，设计了一种方法来缩小候选者的第二个测量点和搜索。