Entwurf, Realisierung und Bewertung eines Grid-Alu-Prozessors

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Laut der International Technology Roadmap for Semiconductors (ITRS) [1] werden im Jahr 2020 Chips mit 12,6 Mrd. Transistoren bei 140 mm2 Fläche verfügbar sein. Diese können unterschiedlich genutzt werden, beispielsweise für Multi-/Many-Core-Prozessoren oder für neue Core-Technologien, die auch sequentielle Programme beschleunigen können. Ziel des GAP-Projektes ist es, einen Prozessor zu entwickeln, der einen sequentiellen Befehlsstrom automatisch auf eine interne, dynamisch rekonfigurierbare Struktur abbildet. Dadurch entfällt die aufwändige Vorab-Extraktion der in Frage kommenden Programmteile und zudem werden nicht nur Datenfluss-orientierte sondern auch Kontrollfluss-orientierte Programmteile auf die rekonfigurierbare Struktur abgebildet. Die Notwendigkeit eines weiteren (Haupt-)Prozessors entfällt. Zentraler Teil des Grid-ALU-Prozessors (GAP) ist ein zweidimensionales Array asynchron arbeitender ALUs mit daneben angeordneten Speicher- und Schleifeneinheiten. Davor befindet sich eine spezielle Befehlsdekodier- und Konfigurationseinheit, die die Befehle eines sequentiellen Befehlsstroms auf die ALUs abbildet. Erkennt diese Einheit (Befehls-)Wiederholungen, so arbeitet das ALU-Array ohne Neukonfiguration mit den aktualisierten Daten weiter, z.B. bei Schleifen mit den Daten der nächsten Schleifeniteration. Im ersten und zweiten Projektjahr wurde diese Architektur in einem Simulator implementiert und die Ausführung erster Programme ermöglicht. Die Forschung im beantragten dritten Projektjahr widmet sich dabei aufgetretenen neuen Fragestellungen. Ziel ist die Optimierung der Speicherzugriffe, die Verringerung des Hardwarebedarfs des Prozessors und die Optimierung der Codeerzeugung durch die Integration weiterer GAP-spezifischer Optimierungsschritte. Nach Abschluss dieser Arbeiten soll eine umfassende Evaluierung der GAP-Architektur durchgeführt werden.