Entwurf, Realisierung und Bewertung eines Grid-Alu-Prozessors

网格铝处理器的设计、实现和评估

• 批准号: 38703412
• 负责人: Professor Dr. Theo Ungerer
• 金额: --
• 依托单位: Institut für Roboterforschung (IRF)
• 依托单位国家: 德国
• 项目类别: Research Grants
• 财政年份: 2007
• 资助国家: 德国
• 起止时间: 2006-12-31 至 2011-12-31
• 项目状态: 已结题
• 来源: https://gepris.dfg.de/gepris/projekt/38703412?language=en
• 关键词: Entwurf; Realisierung; und; Bewertung; eines

Laut der International Technology Roadmap for Semiconductors (ITRS) [1] werden im Jahr 2020 Chips mit 12,6 Mrd. Transistoren bei 140 mm2 Fläche verfügbar sein. Diese können unterschiedlich genutzt werden, beispielsweise für Multi-/Many-Core-Prozessoren oder für neue Core-Technologien, die auch sequentielle Programme beschleunigen können. Ziel des GAP-Projektes ist es, einen Prozessor zu entwickeln, der einen sequentiellen Befehlsstrom automatisch auf eine interne, dynamisch rekonfigurierbare Struktur abbildet. Dadurch entfällt die aufwändige Vorab-Extraktion der in Frage kommenden Programmteile und zudem werden nicht nur Datenfluss-orientierte sondern auch Kontrollfluss-orientierte Programmteile auf die rekonfigurierbare Struktur abgebildet. Die Notwendigkeit eines weiteren (Haupt-)Prozessors entfällt. Zentraler Teil des Grid-ALU-Prozessors (GAP) ist ein zweidimensionales Array asynchron arbeitender ALUs mit daneben angeordneten Speicher- und Schleifeneinheiten. Davor befindet sich eine spezielle Befehlsdekodier- und Konfigurationseinheit, die die Befehle eines sequentiellen Befehlsstroms auf die ALUs abbildet. Erkennt diese Einheit (Befehls-)Wiederholungen, so arbeitet das ALU-Array ohne Neukonfiguration mit den aktualisierten Daten weiter, z.B. bei Schleifen mit den Daten der nächsten Schleifeniteration. Im ersten und zweiten Projektjahr wurde diese Architektur in einem Simulator implementiert und die Ausführung erster Programme ermöglicht. Die Forschung im beantragten dritten Projektjahr widmet sich dabei aufgetretenen neuen Fragestellungen. Ziel ist die Optimierung der Speicherzugriffe, die Verringerung des Hardwarebedarfs des Prozessors und die Optimierung der Codeerzeugung durch die Integration weiterer GAP-spezifischer Optimierungsschritte. Nach Abschluss dieser Arbeiten soll eine umfassende Evaluierung der GAP-Architektur durchgeführt werden.

国际半导体技术路线图（ITRS）于2020年12月6日发布。晶体管bei 140 mm2 Fläche verf<s:1> gbar sein。Diese können unterschiedlich genutzt werden, beispielsweise f<s:1>多/多核心prozesssoren der f<e:1>, neue Core-Technologien, die aucentielle Programme beschleunigen können。Ziel des GAP-Projektes， ei教授，ei教授，ei教授，ei教授，ei教授，Befehlsstrom， ei教授，ei教授，ei教授，ei教授，ei教授，ei教授，ei教授，ei教授，ei教授，ei教授，ei教授，ei教授，ei教授，ei教授，ei教授，ei教授，ei教授，ei教授。Dadurch entfällt die aufwändige vorab - extraction der in fragage kommenden programteile and zudem werden nicht nur datenfluses - oriented entiteres - sonderes - controlllfluses - oriented programteile auterrekonfigureberstructur abgebildet。Die not endigkeit eines weiteren （Haupt-）教授entfällt。Zentraler菩提树des Grid-ALU-Prozessors (GAP)是静脉zweidimensionales数组asynchron arbeitender运算器麻省理工学院daneben angeordneten Speicher——和Schleifeneinheiten。Davor befindet siine spezielle Befehlsdekodier- and konfigationseinheit, die die Befehlsstroms eentientiellen Befehlsstroms audie ALUs abbildet。Erkennt diese Einheit (Befehls-)Wiederholungen， so arbeitet das ALU-Array ohne neu配置mit den aktualisierten Daten weiter， z.B. bei Schleifen mit den Daten der nächsten Schleifeniteration。Im ersten and zweiten project jektjahr wurde diese architekturr in einem Simulator implementation and die ausf<s:1> hhring erster program ermöglicht。Die Forschung in betragten编写了project jektjahr widmet sich dabei aufgetretenen neen Fragestellungen。参见die Optimierung der speicherzugrfe， die veringerung der hardware bebefs, die Optimierung der codeerzegung, die Integration, die GAP-spezifischer Optimierungsschritte。Nach Abschluss dieser arbebeen unfassende evaluation der GAP-Architektur durchgefhrt werden。