耐ばらつき超高バンド幅SoCマクロ間インターコネクト回路技術の研究

容变超高带宽SoC宏互连电路技术研究

• 批准号: 14040215
• 负责人: 中村 和之
• 金额: $ 2.75万
• 依托单位: Kyushu Institute of Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research on Priority Areas
• 财政年份: 2002
• 资助国家: 日本
• 起止时间: 2002 至 2003
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-14040215/
• 关键词: SoC; システムLSI; インターフェース; 高速通信; 素子ばらつき; 画像処理; 不揮発メモリ; PLL

CMOS LSIにおいては、プロセスの超微細化やチップ面積の大型化に伴う、素子性能のばらつきや素子不良の問題、設計やテストにかかるコスト増大等の問題が顕在化している。この問題を回避するために、機能毎に分割された複数のマクロブロックを2次元配列状に規則的に並べ、その間を高速通信バスで結合するという形態が、検討されている。この構成によれば、LSIを機能毎の比較的小さなマクロブロックの集合体とすることで、素子特性のばらつきの影響を狭い範囲に限定することができ、また、冗長マクロを用意することで、局所的なデバイス不良にも対応することができる。また、回路設計の規模は、マクロ毎に小さな規模に分割され、設計コストの増大を抑制できる。この構成を実現する上での最大の課題は、マクロ間を結ぶ高速通信ネットワーク網(回路)を如何に実現するかである。そのため、従来のロジックLSI設計を中心とした取り組みから、高速通信・ネットワーク用のLSIの高速アナログ回路技術、さらには、規則的なブロック構成からなり、ばらつきや回路の冗長性を考慮した設計を行うメモリLSIの設計技術の両面からの取り組みが特に重要である。本研究では、これらの技術をベースにして、マクロ結合型の次世代SoC-LSIを実現する鍵となるマクロブロック間の高速通信回路方式について検討し、LSIの試作により、その性能を実証することを目的としている。今回の公募研究の2年の期間では、具体的には、以下の3つの課題について検討を進めた。1)次世代高速インターフェース回路の検討、2)VDECによる実証LSI開発環境の構築、3)メモリLSIにおける素子性能ばらつき評価手法の構築。1)については、次世代の高速I/0回路の有力な候補となる多値I/0回路の検討とチップ設計を行い、その性能実証を行った。また、2)については、VDECによる実証LSIの試作環境を構築し、基準クロック発生回路となるPLL回路の評価データを得ることができた。さらに3)については、不揮発メモリの評価データの解析に画像処理を適用することで、素子ばらつきの傾向を定量的に分析するシステムを構築した。

CMOS LSI に お い て は, プ ロ セ ス の superfine refinement や チ ッ プ area の に with bigness う, plain child performance の ば ら つ き や son bad の problem, design や テ ス ト に か か る コ ス ト raised の problems such as big が 顕 in turn し て い る. こ の problem を avoid す る た め に, function in their に segmentation さ れ た plural の マ ク ロ ブ ロ ッ ク を twice tselischeva column に に rules and べ, そ の を high-speed communication between バ ス で combining す る と い う morphological が, beg さ 検 れ て い る. こ の constitute に よ れ ば, LSI を function in their の is little さ な マ ク ロ ブ ロ ッ ク の aggregate と す る こ と で, plain features の ば ら つ き の influence を narrow い van 囲 に qualified す る こ と が で き, ま た, long マ ク ロ を intention す る こ と で, bureau な デ バ イ ス bad に も 応 seaborne す る こ と が で き る. ま た, circuit design の scale は, マ ク ロ in their small に さ な scale に segmentation さ れ, design コ ス ト の raised large を inhibit で き る. On こ の constitute を be presently す る で の は の subject, largest マ ク ロ を knot between ぶ high-speed communication ネ ッ ト ワ ー ク network (circuit) how を に be presently す る か で あ る. そ の た め, 従 の ロ ジ ッ ク LSI design を center と し た group take り み か ら, high-speed communication ネ ッ ト ワ ー ク with LSI の の high-speed ア ナ ロ グ loop technology, さ ら に は, rules of な ブ ロ ッ ク constitute か ら な り, ば ら つ き や loop の lengthy sex を consider し た line design を う メ モ リ LSI の design technology の struck surface か ら の み り group Youdaoplaceholder0 is particularly に important である. This study で は, こ れ ら の technology を ベ ー ス に し て, マ ク ロ combination type の nextgen SoC - LSI を be presently す る key と な る マ ク ロ ブ ロ ッ ク between の way of high-speed communication circuit に つ い て beg し 検, LSI の attempt に よ り, そ の performance を card be す る こ と を purpose と し て い る. This time, during the <s:1> two-year <e:1> period of the <s:1> public offering research, で で, the specific に, and the following <s:1> 3 <e:1> topics に, て検, and て検 will be discussed in を. 1) the next generation high-speed イ ン タ ー フ ェ ー ス loop の beg, 2) VDEC 検 に よ る be the LSI の 発 environment construct, 3) メ モ リ LSI に お け る element child performance ば ら つ き 価 gimmick の construct. 1) に つ い て は, next generation の high-speed I / 0 loop の powerful な alternate と な る more numerical I / 0 loop の beg と 検 チ ッ プ design を い, そ の performance be line card を っ た. ま た, 2) に つ い て は, VDEC に よ る be the LSI の を environment build し, benchmark ク ロ ッ ク 発 raw loop と な る PLL loop の review 価 デ ー タ を have る こ と が で き た. さ ら に 3) に つ い て は, not 発 メ モ リ の review 価 デ ー タ の parsing に portrait 処 Richard を applicable す る こ と で, plain child ば ら つ き の tend to quantitative analysis of に す を る シ ス テ ム を build し た.

项目成果

小池洋紀, 中村和之 他: "強誘電体メモリ(FeRAM)の長期データ保持特性テスト法"電子情報通信学会論文誌. J86-C, No8. 902-912 (2003)

Hiroki Koike、Kazuyuki Nakamura 等人：“铁电存储器 (FeRAM) 长期数据保留特性的测试方法”，电子、信息和通信工程师学会汇刊 J86-C，第 8. 902-912 号（ 2003）

矢野智美, 小池洋紀, 中村和之: "大規模不揮発メモリLSIのアナログビットマップ解析システム"第6回システムLSI(琵琶湖)ワークショップ論文集(ポスターセッション. 283-286 (2002)

Tomomi Yano、Hiroki Koike、Kazuyuki Nakamura：“大规模非易失性存储器 LSI 的模拟位图分析系统”第 6 届系统 LSI（琵琶湖）研讨会论文集（海报会议。283-286（2002 年）

中村 和之: "LSI間のTbps通信を目指すスーパーパラレルリンク技術の概要"2002年回路とシステム(軽井沢)ワークショップ論文集. 221-226 (2002)

Kazuyuki Nakamura：“针对 LSI 之间 Tbps 通信的超级并行链路技术概述”2002 年电路与系统（轻井泽）研讨会论文集 221-226（2002 年）。

中村 和之: "大規模不揮発メモリLSIのアナログビットマップ解析と画像処理の適用"2002年電子情報通信学会ソサエティ大会講演論文集. C-12-27 (2002)

Kazuyuki Nakamura：“模拟位图分析和图像处理在大规模非易失性存储器 LSI 中的应用”2002 年 IEICE 学会会议记录（2002 年）。

矢野智美, 小池洋紀, 中村和之: "大規模不揮発メモリLSIのアナログビットマップ解析システム"第6回システムLSI(琵琶湖)ワークショップ論文集(ポスターセッション). 283-286 (2002)

Tomomi Yano、Hiroki Koike、Kazuyuki Nakamura：“大规模非易失性存储器 LSI 的模拟位图分析系统”第六届系统 LSI（琵琶湖）研讨会论文集（海报会议）283-286（2002 年）。