極低消費電力デバイスを目指したＳｂ系トンネルトランジスタの開発

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極低消費電力ロジックLSI用のデバイスとして期待されているGaAsSb/InGaAsヘテロ構造トンネルFETの素子実証および、その電気特性を決めている物理機構を明らかにするため2次元TCADシミュレーションを行った。MOMBE法でInP基板上にp-GaAsSb/i-InGaAs層を成長させたヘテロエピウエハを評価し、貫通転位のない非常に平坦な膜を成長できていることを確認した。このエピウエハを用いてAl2O3ゲート絶縁膜を用いた縦型TFETを作製し、その素子動作を実証した。ID-VD特性に負性微分容量(NDR)が確認出来たことから、駆動電流はトンネル電流が支配的であることが分かった。GaAsSb/InGaAs TFETの電気特性向上のため、ソース不純物濃度、不純物の空間分布、組成の空間分布などの物理分析を行った。その結果、組成のヘテロ接合近傍での変化幅は10 nm未満であり、不純物の急峻性も11 nm/decと気相成長中の不純物としては非常に急峻であることが分かった。さらに、2次元TCADシミュレーションを駆使して、これら構造パラメータ、p-GaAsSb中にドープされたBeの濃度、および、その濃度変化の急峻性、GaAsSb/InGaAs界面の組成の急峻性がTFETの電気特性に与える影響を明らかにし、実測の分析結果によって電気特性を定量的に説明することに成功した。さらに、組成と不純物の空間分布では、不純物の空間分布の方がより支配的であること、60 mV/decを実現するためにはEOTのさらなる低減、不純物濃度の増加、ソース不純物プロファイルの急峻性の向上であることを明らかにし、TFETの電気特性向上のための指針を明確化した。