CMOSロジックの低消費電力技術に関する研究

本年度は前年度設計した3M-SRAMを用いたProcessing-in-memory(PIM)型ニューラルネットワーク(NN)アクセラレータマクロの設計およびその性能評価・検証を中心に研究を進めた．NNのアーキテクチャには2値化NN(BNN)を用いた．開発したPIM型BNNアクセラレータ(BNA)マクロは重みデータとバイアスデータを3M-SRAMマクロに格納する．メモリ部に3M-SRAMを用いることで，通常のSRAMでは実現できないエネルギー最小点(EMP)での動作が可能となり，さらに0.2V程度の超低電圧（ULV）でデータ保持を行うULVリテンションを用いたパワーゲーティング（PG）も導入できる．また，このBNAマクロを用いれば，任意のサイズ・形状のネットワークを複数マクロで構成できる．BNAマクロの性能を寄生抵抗・容量を考慮した高速SPICEによる大規模シミュレーションにより評価を行った．開発したBNAマクロは0.2VのULVリテンションを用いた実質的なPGによって，待機時電力を84%削減できることを示した．さらに，0.4VのEMP動作により動作時電力を通常電圧動作(1.2V)と比べて1/100にまで削減できることを示した．3M-SRAMのEMP動作に基づく推論によって，エネルギー効率(TOPS/W)は最大化し，許容される積和演算の並列数も大幅に増大されることから，演算能力(TOPS)も飛躍的に向上できることを示した．例えば，通常電圧動作時に比べて，演算性能(TOPS)が同じであれば，1/10程度の消費電力で済み，消費電力が同じであれば，10倍程度の演算性能を実現できる．全結合層を用いたベンチマークから，このBNAマクロを用いれば，並列数に応じて0.5-4TOPSの高い演算能力を61-65TOPS/Wの高いエネルギー効率で実現できることを明らかにした．

本年度は前年度設計した3M-SRAMを用いたProcessing-in-memory(PIM)型ニューラルネットワーク(NN)アクセラレータマクロの設計およびその性能評価・検証を中心に研究を進めた．NNのアーキテクチャには2値化NN(BNN)を用いた．開発したPIM型BNNアクセラレータ(BNA)マクロは重みデータとバイアスデータを3M-SRAMマクロに格納する．メモリ部に3M-SRAMを用いることで，通常のSRAMでは実現できないエネルギー最小点(EMP)での動作が可能となり，さらに0.2V程度の超低電圧（ULV）でデータ保持を行うULVリテンションを用いたパワーゲーティング（PG）も導入できる．また，このBNAマクロを用いれば，任意のサイズ・形状のネットワークを複数マクロで構成できる．BNAマクロの性能を寄生抵抗・容量を考慮した高速SPICEによる大規模シミュレーションにより評価を行った．開発したBNAマクロは0.2VのULVリテンションを用いた実質的なPGによって，待機時電力を84%削減できることを示した．さらに，0.4VのEMP動作により動作時電力を通常電圧動作(1.2V)と比べて1/100にまで削減できることを示した．3M-SRAMのEMP動作に基づく推論によって，エネルギー効率(TOPS/W)は最大化し，許容される積和演算の並列数も大幅に増大されることから，演算能力(TOPS)も飛躍的に向上できることを示した．例えば，通常電圧動作時に比べて，演算性能(TOPS)が同じであれば，1/10程度の消費電力で済み，消費電力が同じであれば，10倍程度の演算性能を実現できる．全結合層を用いたベンチマークから，このBNAマクロを用いれば，並列数に応じて0.5-4TOPSの高い演算能力を61-65TOPS/Wの高いエネルギー効率で実現できることを明らかにした．