チャネルピンチ型SOI電界効果トランジスタの研究

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本研究では、ソース・ドレイン部とゲート直下のチャネル部に同種、単一濃度の不純物を用いた単一ドープSOIFETの解析および実験を行なった。その結果、pn接合が存在しないことにより増加するDIBL(Drain Induced Barrier Lowering)の抑制と、微細化に要求される閾値電圧のスケーリングとのトレードオフを考慮した設計が必要であることが分かった。本構造では、チャネル部におけるSi層の薄膜化と不純物濃度の増大が重要であり、ゲート長0.1μmではSi層を200〜250Å、不純物濃度^<18>cm^<-3>とすることによりエンハンスメント動作が可能となることを示した。また、Si層の薄膜化による寄生抵抗の増大を考慮して、ゲート直下のSi層のみを薄膜化して構造(Recessed構造)との比較も行なった。その結果、閾値電圧がV_<th>=0.4Vと固定した条件の元で、Si層全体を薄膜化した構造とRecessed構造を比較すると、寄生抵抗が1/4に低下し、トランスコンダクタンスは1.4倍に改善されることが分かった。しかしながら、Recessed構造では閾値電圧のスケーリングは困難であり、V_<th>=0.4V以上ではRecessed構造の採用が適しているが、V_<th>=0.3V以下ではSi層全体を薄膜化した構造を用いるべきとの結論を得た。さらに、本デバイスの製作過程を示し、試作を通して基本的な動作の確認を行なった。