High-Performance Processor Design for Image Processing

用于图像处理的高性能处理器设计

• 批准号: 12044209
• 负责人: SHIRAKAWA Isao
• 金额: $ 78.72万
• 依托单位: Osaka University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research on Priority Areas
• 财政年份: 2000
• 资助国家: 日本
• 起止时间: 2000 至 2002
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-12044209/
• 关键词: Image Coding; VLSI; JPEG2000; Processor; IP-base Design; メディア処理; プロセッサシステム; VLSIアーキテクチャ; システムオンチップ設計; 低消費電力; 組込み機器

A novel design famework is proposed for exploring JPEG2000 encoder architecture. Through the use of this framework, a designer can implement various types of JPEG2000 encoders referring to its specification, i.e. image resolution, performance requirements, power consumption, fabrication technology, chip size limitation. In order to utilize the scalablility of JPEG2000 algorithm aggressively, each procedure of JPEG2000 encoding is selectively implemented in this framework among those by software, software accelerated with user-defined instructions, or dedicated hardware. To embody such a Plug-and-Play like feature, each hardware module is designed to have a generic SRAM-based interface which can support various bus architectures by only designing interface converters. Therefore, our framework makes it much easier to design a JPEG2000 encoding system than conventional tedious manual design tasks of each procedure, which would be implemented as software or hardware. Dedicated hardware modules as well as software acceleration are devised to be used in the framework, and an LSI is fabricated to exemplify the system implementation designed through the use of our framework.

提出了一种新的JPEG2000编码器设计框架。通过使用该框架，设计者可以实现各种类型的JPEG2000编码器参考其规格，即图像分辨率，性能要求，功耗，制造技术，芯片尺寸限制。为了更好地利用JPEG2000算法的可扩展性，JPEG2000编码的每一个过程都有选择地在软件、用户自定义指令加速的软件或专用硬件中实现。为了实现这种即插即用的特征，每个硬件模块被设计为具有通用的基于SRAM的接口，该接口可以通过仅设计接口转换器来支持各种总线架构。因此，我们的框架使得它更容易设计一个JPEG2000编码系统比传统的繁琐的手工设计任务的每一个程序，这将是实现为软件或硬件。设计了专用的硬件模块和软件加速器，用于该框架中，并制作了一个LSI来验证通过使用我们的框架设计的系统实现。

项目成果

H.Mizuno, T.Onoye, I.Shirakawa: "Performance estimation at architecture level for embedded systems"IEICE Trans. Fundamentals. E85-A. 2032-2043 (2002)

H.Mizuno、T.Onoye、I.Shirakawa：“嵌入式系统架构级别的性能评估”IEICE Trans。

H.Tsutsui: "LUT-Array-Based PLD and Synthesis Approach Based on Sum of Generalized Complex Terms Expression"IEICE Trans. Fundamentals. E84A-11. 2681-2689 (2001)

H.Tsutsui：“基于 LUT 阵列的 PLD 和基于广义复杂项表达式之和的综合方法”IEICE Trans。

宋天, 他: "携帯端末用低消費電力 H.263 Version2 コーデックコアのVLSI化設計"情報処理学会論文誌. 43. 1161-1170 (2002)

松田等人：《移动终端低功耗H.263 Version 2编解码器核心的VLSI设计》日本信息处理学会汇刊43. 1161-1170 (2002)。

T.Song, T.Onoye, I.Shirakawa: "Low power implementation of H.263 version 2 codec core dedicated to mobile computing"Trans. IPSJ. 43. 1161-1170 (2002)

T.Song、T.Onoye、I.Shirakawa：“专用于移动计算的 H.263 版本 2 编解码器核心的低功耗实现”Trans。

Akira Kitajima: "Effectiveness of the ASIP Design System PEAS-III in Design of Pipelined Processors"Proceedings of Asia and South Pacific Design Automation Conference 2001. 649-654 (2001)

Akira Kitajima：“ASIP 设计系统 PEAS-III 在流水线处理器设计中的有效性”2001 年亚洲和南太平洋设计自动化会议论文集。649-654 (2001)